用veriloghdl设计可辨别相位模糊的巴克码识别器 |
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用VerilogHDL设计可辨别相位模糊的巴克码识别器 张 伟
(解放军理工大学通信工程学院 江苏 南京 210007)
摘 要：使用Verilog语言描述了可辨别2PSK相位模糊的巴克码识别器，给出了时序仿真波形，并探讨了完整帧同步电路的实现方法。
关键词：帧同步；巴克码；VerilogHDL；软核 Implementation of a Baker Code Identifier with VerilogHDL ZHANG Wei
(College of Communication Engineering，PLA Science＆Technology University，Nanjing，210007，China)
Abstract：This article propose a Verilog discription of a frame synchronization circuit which can identify the phase blur of the2PSK receiver．
Keywords：frame synchronization；baker code；VerilogHDL；soft core
数字通信系统中的信息码流总是把码元组成一个个码组来传送，因此接收信息时必须知道这些码组的起止时刻。帧同步的任务就是在接收端产生与这些码组起止时刻相一致的定时脉冲序列［1］。巴克码是连贯式插入法［1］实现帧同步时常用的码组。
VerilogHDL与VHDL都是IEEE标准的硬件描述语言，两者各有千秋，都能实现自顶向下的设计方法，单就语法的简洁和灵活程度来说，Verilog更胜一筹。
1 连贯式插入法实现帧同步
连贯式插入法就是在每帧的开头集中插入特殊的同步码组，该特殊码组要求具有尖锐单峰特性的局部自相关函数，另外识别器应尽量简单。
对一个n位的序列｛x1，x2，…，xn｝，其局部自相关函数 表达式为：
可见巴克码具有尖锐单峰特性，在此基础上巴克码识别器是比较容易实现的。以7 b巴克码为例，文献［1，2］均给出了用7级移位寄存器、加法器、判决器组成的7 b巴克码识别器，如图1所示。该识别器的行为可描述为：当寄 存器内的码元与对应的巴克码元相同时，加法器加1，反之加法器减1，并将结果与设定的门限比较输出示位脉冲。
2 用巴克码辨别2PSK接收的相位模糊
2PSK解调时本地载波可能会有“相位模糊”问题从而导致“反相工作”，而2DPSK虽然解决了反相工作问题，但是需要较高的信噪比，而且会造成误码扩散，不利于前向纠错［2，3］。所以只要解决了相位模糊问题，2PSK在功率利用和可靠性方面具有优势。
当2PSK接收系统反相工作时，接收的码元与实际码元相反，只需简单地将寄存器中的数据取反后送入另一组相加判决器，就能得到反相工作时的帧同步示位脉冲。正相与反相示位脉冲不可能同时出现，据此可以辨别出现相位模糊与否。
上述方法虽简单，但需两组相加判决器，巴克码较长时，耗费资源较多。实际上巴克码前后都有随机的信息码，所以图1电路计算的并不是局部自相关函数值，但仍可识别巴克码［2］。对图1电路进一步分析，发现当反相的7 b巴克码全部进入寄存器时，相加器输出为：
由此可见图1中的相加器对反相的巴克码有负峰值输出，只需在原电路基础上增加一个判决器即可得到反相工作时的帧同步脉冲。
3 巴克码识别器的实现
电路顶层文件比较简单，只要描述一个移位寄存器模块，并调用devider模块，此处从略。
图2是相加判决电路的时序仿真图，由图可见当正、反巴克码分别全部进入寄存器时，电路输出了相应的示位脉冲(目标器件：EPF10KLP84－3；资源耗用：20个逻辑单元，占总数3％)。
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4 对设计的进一步说明
(1)为了便于观察仿真结果，设计实现的是5 b巴克 码识别器，但是用Verilog描述电路时定义了若干参数，只要修改这几个参数就可扩展成7 b，13 b等巴克码识别器。实际上这就是EDA工程学中所谓的“软核”，即对电路参数化的语言描述。
(2)由于电路中各节点之间的延时不同，导致输出有毛刺，消除的办法是用D触发器对输出进行同步。
(3)需要注意的是，MAX＋plusⅡ自带的综合器性能不高，直接用他综合devider．v文件无法得到预期的功能。Synplify是性能优秀的第三方综合软件，本设计采用他综合设计源文件，将生成EDIF的格式文件导入MAX＋plusⅡ作为工程文件编译适配后再进行时序仿真。
(4)一个随机的二进制码流中，可能出现与巴克码相同的码组，会被识别器误认为是巴克码而造成假同步；而由于噪声的影响引起巴克码中若干码元出错从而识别器没有识别真正的巴克码，称为漏同步。假同步和漏同步的概率取决于判决门限的选取，两者是矛盾的，即门限的选取不能同时降低这2个概率［2］。所以完整的帧同步电路，除了巴克码识别器外，还需一个有限状态机(FSM)，该FSM有2个状态捕捉态和维持态。捕捉态将门限设高，并应用“孔径技术”［2］降低假同步概率；维持态认为系统已经同步，因此降低门限，减少漏同步概率。
5 结语
本设计使用Verilog语言描述了一个可辨别相位模糊的巴克码识别器，采用Synplify软件综合、用MAX＋plusⅡ软件进行时序仿真，验证了设计的正确性，同时也体现了VerilogHDL的简洁、灵活等特点。
参考文献
［1］樊昌信，张甫翔，等．通信原理［M］．北京：国防工业出版社，2001．
［2］沈振元．通信系统原理［M］．西安：西安电子科技大学出版社，1997．
［3］吕海寰．卫星通信系统(修订本)［M］．北京：人民邮电出版社，1994．
［4］Bhasker J．Verilog HDL硬件描述语言(第2版)［M］．徐振林译．北京：机械工业出版社，2000． 现代电子技术
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