高速高分辨率数据采集系统的设计与实现 |
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高速高分辨率数据采集系统的设计与实现 杨 涛(电子科技大学 电子工程学院四川 成都610054)
摘 要：介绍一种基于10 b的A/D变换器芯片的数据采集系统的设计，测试结果表明该数据采集系统采样率可达200 MS/s，有效位数达到8.19 b。
关键词：数据采集；信号处理；有效位数;A/D变换器
Design and Realization of High Speed and High Resolutio n Data Acquisition SystemYANG Tao(Institute of Electronic Engineering，UEST of China，Chengdu， 610054, China)
Abstract： The design of a data acquisition system based on 10 b ADC is introduced in this paper.The test result indicates that the sampling frequency of the data acquisi tion system reaches 200 MS/s and the ENOB of it reaches 8.19 b
Keywords：data acquisition; signal processing；ENOB；A/D
数据采集系统是信号与信息处理系统不可缺少的组成部分。现代雷达数字信号处理技术 和软件无线电技术的发展，对数据采集系统的速度和精度的要求越来越高。研究和开发高速高分辨率的数据采集系统是上述课题的重要任务之一。
高速高分辨率的数据采集系统的开发受A/D变换器芯片发展水平的限制。目前，国内已有 一些开发高速数据采集系统的报导，其采样率可达几百MS/s到几个GS/s，但分辨率一般都不超过8 b。在保持较高采样率的同时提高数据采集系统分辨率是当前急需解决的重要课题。本文介绍一种基于采样率210 MS/s，分辨率10 b的A/D芯片的高速数据采集系统的设计和实现。 1系统的设计与实现
1.1A/D芯片的选择
A/D芯片是数据采集系统的核心器件，数据采集系统性能在很大程度上取决于A/D芯片的性能。目前国内使用的高速A/D芯片主要是ADI，MAXIM生产的。从高速高分辨率以及市场供货情况方面考虑，选用了AD公司的AD9410。其主要性能如下：
① 最高采样率：210 MS/s。
② 分辨率：10 b。
③ 有效位数：8.1～8.6 b（82 MHz模拟输入，210 MS/s采样率）。
④ 模拟输入带宽：500 MHz。
⑤ 两路并行数据输出，输出数据接口电平3.3 V CMOS。
1.2系统设计
该数据采集系统如图1所示。他主要由A/D变换器、先进先出（FIFO）存储器、接口电路和 控制电路等组成。系统有2种工作模式：内触发模式和外触发模式。工作于内触发模式时，在主机（数字信号处理机或PC机）的控制信号作用下，A/D变换器采集的数据存入FIFO中，当FIFO存满时发出满信号，并停止写入，等待主机读出数据。主机收到满信号时，通过接口电路向FIFO发出读使能信号和读时钟，读出存储的数据。工作于外触发模式时，主机发复位信号对整个系统复位，使之处于准备状态，等待外触发脉冲的到来，外触发信号到来时开始把A/D变换器采集的数据写入FIFO，当FIFO存满时发出满信号，并由主机读出数据。AD9410的模拟输入端和时钟输入端都要求差分输入。模拟信号输入的适配电路采用AD8131差分驱动器；时钟信号输入采用ECL驱动器MC100EL16。
在高速数据采集系统中，由于模数转换的速率很高，通常都采用分路数据输出的结构。基 于这种思想，AD9410内部将数据分为A，B两路输出，同时提供2个彼此反相的时钟（DCO+和DCO-），以便后续设备锁存数据。这就使数据输出速率降低了一倍，从而降低了对存储器的读写速度要求。系统采用两片FIFO对这两路数据进行并行存储。
另外，对于高速数字系统来说，精确的时序控制也是十分重要的，在设计阶段必须加以精 心考虑。由于在主机的控制下向FIFO发出的写使能信号与数据锁存时钟不同步，为了确保两路数据始终以正确的顺序分别存入两片FIFO，必须用数据锁存时钟对写使能信号进行定位，时序如图2所示。CLKA和CLKB分别为A，B两片FIFO的写时钟，他们是由DCO+经时钟调整电路后而得到的；Δt为CLKA和CLKB之间的相位差；WEin为在主机的控制下向F IF O发出的写使能信号；CLKWE由CLKA延时后得到，作为写使能信号的定位时钟；WEFIFO为FIFO的写使能信号。
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2抗干扰措施
数据采集系统中数字部分对模拟部分的干扰是系统的主要误差源之一。为了消除这一干扰 ，必须对电源和地作出合理的安排。A/D变换器应作为模拟器件对待。在ADC芯片内部数字地和模拟地通常是彼此分离的，必须在芯片外部将其接通，并且应使连通后模拟地和数字地引脚之间的阻抗尽可能的小，否则会使数字噪声通过模拟地和数字地引脚之间的寄生电容耦合到模拟部分。在高速系统的实现中，大面积地是最基本，也是最重要的因素之一。大面积的地除了可以对外部干扰和内部高频干扰有屏蔽作用之外，他也是微带传输线的一个组成部分，为高频信号提供了最短的回流路径。地层应安排在信号层的下方，并且应使其尽可能的完整，尽可能减少过孔数量。电源层应分离为模拟电源部分和数字电源部分，采用线性电源供电，并精心安排滤波电路，减少电源干扰。
在高速数字电路中，由于信号线之间存在分布电容和电感，因此会造成信号的反射、窜扰 和噪声。为了降低这些因素对系统性能的影响，应使信号走线尽量短，采用20~30 kΩ的串联匹配电阻来抑制反射效应，平行信号线之间的间距大于三倍线宽可以有效的防止窜扰的影响。 3系统性能测试
FFT是测试数据采集系统的性能的一种常用方法。测试输入模拟信号为正弦波，为了消除 谱泄漏，必须采用相关采样，并要求输入正弦信号频率和采样频率必须满足下式：
其中：Nc为记录期间正弦周期的整倍数；N为记录期间的样本数；fin为输入正弦测试信号频率；fS为采样频率。
测试输入模拟信号应略低于A/D的满量程，以避免A/D溢出。对测试所得的采样数据作FFT 变换，可得采样数据功率谱（图4），由此可得系统的信噪比RSNm,并由下式计算有效位数BENO。
其中：RSNm为实际测出的信噪比；AfS为A/D的满量程输入峰峰值；Ain为实际输入的模拟信号峰峰值。
本系统在200 MS/s采样率，50 MHz正弦输入时所做测试表明：系统的实测信噪比RSNm=50.5476,有效位数为8.19 b。图3是采样波形(局部)，图4是采样序列的功率谱。
4结语
本文主要介绍了一种高速高精度数据采集系统的设计和实现，对系统设计过程中的一些关 键技术进行了较为详细的研究和分析。该系统采用多路并行存储技术，从而降低了对存储器及外围电路的要求以及系统成本。在高速PCB设计中，对电磁干扰等问题采 取了有效措施。测试结果表明，系统性能稳定，运行正常，BENO值基本达到了AD 9410芯片的BENO值的水平。本系统采样率为200 MS/s，分辨率为10 b，其有效位 数达到了8 b以上，成功地实现了高速高分辨率的预定目标。
参考文献
［1］ 沈兰荪. 高速数据采集系统的原理与应用(第1版)［M］.北京：人民邮电出版社, 1995.
［2］ Walden R H.AnalogtoDigital converter survey and analysis［J］. IEEE Journal on selected areas in communications,Vol17,No4,april 1999.
［3］Walt Kester.High speed design techniques［M］. USA:Analog Devic es,Inc, 1996现代电子技术
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