cadence版图设计环境的建立及设计规则的验证 |
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Cadence版图设计环境的建立及设计规则的验证 王翠霞，范学峰，许维胜，余有灵，王子君(同济大学 半导体与信息技术研究所上海200092)
摘 要：对版图设计需要的工艺库（technology file）文件、显示（display）文件的书写进行了详细分析，并对设计规则验证（DRC）中遇到的问题进行了解释。
关键词：工艺库；显示文件；设计规则验证；版图
Environment Setup of Layout and Verification of Design Rules in Cadence WANG Cuixia，FAN Xuefeng，XU Weisheng，YU Youling， WANG Zijun (Institute of Semiconductor & Information Technology, Tongji Un iversity，Shanghai, 200092,China)
Abstract： In this paper, the technology file and display file were elaborated explained be fore layout, and the problems of design rule checker were dealed
Keywords：technology file；display file；design rule checker; territory
Cadence提供的Virtuoso版图设计及其验证工具强大的功能是任何其他EDA工具所无法比 拟的，故一直以来都受到了广大EDA工程师的青睐［1］，然而Virtuoso工具的工艺库的建立和Dracula的版图验证比较繁琐。本文将从Virtuoso的工艺库的建立及Dracula版图的设计规则验证等方面做详细介绍。 1Technology file与Display Resource File的建立
版图设计是集成电路设计中重要的环节，是把每个元件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成集合连线图形［2］。与电路设计不同的是版图设计必须考虑具体的工艺实现，因此，存放版图的库必须是工艺库或附在别的工艺库上的库。否则，用隐含的库将没有版层，即LSW窗口是空框，无法画图。因此，在设计版图前必须先建立工艺库，且要有显示文件（display resource file）displaydrf。
technology file中应包含以下几部分［3］：层定义（Layer definitions）、器件定义（Device definitions）、层物理电学规则（Layer, physical and electrical rules）、布线规则（Place and route rules）和特殊规则（Rules specific to individual Cadence applications）。
层定义中主要包括：
(1)该层的用途设定，用来做边界线的或者是引脚标识的等，有cadence系统保留的，也有用户设定的。
(2)工艺层，即在LSW中显示的层。
(3)层的优先权，名字相同用途不同的层按照用途的优先权的排序。
(4)层的显示。
(5)层的属性。
器件模块中可以定义一些增强型器件、耗尽型器件、柱塞器件、引脚器件等，这些器件定义好之后，在作版图时可以直接调用该器件，从而减轻重复的工作量。
层、物理、电学规则的模块包括层与层间的规则，物理规则和电学规则。层规则中定义了通道层与柱塞层。物理规则中主要定义了层与层间的最小间距，层包含层的最小余量等。电学规则中规定了各种层的方块电阻、面电容、边电容等电学性质。
布线规则主要为自动布局布线书写的，在启动自动布局布线时，将照该模块中定义的线宽和线间距进行［4］。
书写工艺规则文件时主要应包括以下几项：
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显示对于版图设计也很重要，因此要有自己的显示文件（display resource file）displ aydrf。显示文件应包括以下几个部分［3］：显示器的介绍（显示器中的监控器、绘图仪等的指标）drDefineDisplay()、颜色定义（颜色的定义）drDefineColor()、条纹定义（条纹的定义）DefineStipple()、线形定义（线形的定义）drDefineLineStyle()、显示包定义（列出各层分别对应的颜色、条纹、线形）
2Virtuoso工具的使用
启动Virtuoso最简单的方法是通过CIW打开或者新建一个单元的版图视图。启动后出现 Virtuoso界面及LSW窗口，从LSW窗口中选择所需要的层画图即可［5］。Virtuoso作为版图设计，其界面比较容易方便掌握。 3设计规则的书写
电路设计师希望电路设计尽量紧凑，而工艺工程师却希望是一个高成品率的工艺。设计规 则是使他们都满意的折衷［2］。所以设计规则的编写必须非常规范。设计规则是一个由用户创建的包含Dracula命令的文本文件，这些命令指定了设计中所用到的验证操作，在结构上主要包含描述块Description block、层定义块Inputlayer block、操作命令块O peration block三部分。
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(1)描述块Description block
这部分定义了Dracula运行于何种系统平台，也包含了要进行验证的版图的一些信息，例如：执行模式、版图模块名称、输入/输出的文件名和格式等。
(2)层定义块Inputlayer block
这部分用来将版图层编号或名称与Dracula层的名称联系起来，同时规定Dracula所需要的关于层的其他信息，在操作命令块中使用到这些层时，可以使用该层的名称。以下为有关层定义块的示例。
*inputlayer
;layer name ingds description
(3)操作命令块Operation block
这部分主要通过对已定义的层进行逻辑操作，如AND、OR等以进行器件的识别。此外，还定义将要运行的操作并对出现的错误进行标记，其中必须包含DRC命令，该命令指定Dracula进行DRC验证操作。
4设计规则的验证
设计规则的验证是版图与具体工艺的接口，因此就显得尤为重要，Cadence中进行版图验 证的工具主要有dracula和diva。Dracula为独立的验证工具，不仅可以进行设计规则验证（ DRC），而且可以完成电学规则验证（ERC）、版图与电路验证（LVS）、寄生参数提取（LPE）等一系列验证工作，功能强于Diva［6］。
通过CIW窗口中的Export→Stream菜单，将版图转变成GDS2格式文件*gds，并存到运行目录下。在创建了规则文件之后，就可以使用PDRACULA预处理工具对其进行编译。首先，检查规则文件中的语法错误，通过后方可对规则文件进行编译 ，并将结果存为可执行文件进行jxrun.com或jxsub.com，这个可执行文件包含了提交Dracula 任务的命令。
在进行验证操作过程中用到的库都应位于当前运行目录或由路径指定链接到该运行目录。如果库不位于当前运行目录，则由Pdracula建立一个从库到运行目录的链接，并将其加入上述可执行文件jxrun.com中，经jxrun.con执行后产生的错误文件（*DAT）。
打开要验证单元的版图界面，点击file下的Dracula Interactive，DRC，LVS，LPE等窗口 弹出在菜单栏上，在DRC菜单下的setup中，给出错误文件的路径，即可将错误报告与Virtuo so的图形界面结合起来，根据错误层的提示，在图中直接修改即可。
根据错误报告的提示，修改版图的步骤为：
（1）将错误文件导入Virtuoso界面。
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（2）找到错误层，根据错误提示进行修改。｜
（3）更新gdsII，编译规则文件，进行DRC验证，重复上述（1），（2）操作，直至版图完全通过DRC验证。
有一类错误比较隐蔽，称为offgrid错误［7］。这类错误是因为位置位于最小栅格 的内部造成的，这样的版图在制版中因分辨率的限制会对尺寸四舍五入，造成数据的失真，甚至可能违反设计规则，故必须修改。在最高层的offgrid错误易于修改，移动该层或线使其位于栅格边界上，在底层的错误要descend数层后，修改instance才可完成。 5结语
在IC设计过程中，利用Virtuoso做版图的layout，用Dracula作为验证工具，这是比较完美的搭配。要想快速、准确地完成版图的Layout，就需要正确书写technologe file 文件、display文件及设计规则文件，以及在设计规则验证时快速的定位错误并修改之，所以掌握这些技能可以减少了设计流程的反复，进而显著降低设计的成本、提高设计的可靠性。
参考文献
［1］ Cadence installation guide, Cadence company, product Version2.1.2001，Cadence design systemsIncPrinted in the United States of America
［2］程未，冯勇建，杨涵.集成电路版图（layout）设计方法与实例［J］.现代电子技术,2003，26(3)：7578
［3］ Technology file and display resource file user guide Product version 5.0, Jan uary 2003 Cadence design systemsInc. Printed in the United States of America
［4］ Virtuoso layout accelerator user guide, product Version 4.4.6, June 20 00，Cadence design systemsInc. Printed in the United States of Americ a
［5］ Virtuoso layout editor user guide, product Version 5.0, June 2000，Cadence desi gn systemsInc. Printed in the United States of America
［6］石春琦，吴金，常昌远，等.LVS 版图验证方法的研究［J］.电子器件，2002，25（2）： 165169
［7］孙润.Tanner集成电路设计教程［M］.北京：北京希望电子出版社,2001现代电子技术
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